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[29] Verilog HDL 순차회로 설계과제 (시프트 레지스터)UVM & RTL/Verilog HDL2022. 3. 5. 22:27
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★ 다음의 active-low 동기식 리셋을 갖는 시프트 레지스터를 다음의 방법으로 모델링하고 시뮬레이션을 통해 동작을 확인한다.
① 결합 연산자를 사용하는 방법
② 시프트 연산자를 사용하는 방법
③ for반복문을 사용하는 방법
★ Active-high 비동기식 리셋을 갖는 직렬입력 - 병렬출력 8비트 시프트 레지스터를 모델링하고, 시뮬레이션을 통해 동작을 확인한다.
★ 다음 코드에서 시프트 레지스터에 좌-우 시프팅 기능을 추가하여 설계하고, 시뮬레이션을 통해 동작을 확인한다. 신호의 기능은 다음표와 같으며, mode=0이면 오른쪽으로 시프팅되며, mode=1이면 왼쪽으로 시프팅되도록 설계한다.
★ 다음 그림의 8비트 LFSR회로를 모델링하고, 시뮬레이션을 통해 동작을 확인한다. 단, 플립플롭의 셋 또는 리셋은 active-low비동기식으로 이루어지도록 한다.
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