[16] CH8 순차논리회로 < FSM+Counter 응용 설계 >
Computer Architecture/논리회로2022. 1. 9. 19:30[16] CH8 순차논리회로 < FSM+Counter 응용 설계 >

- Synchronizer : 신호를 클럭에 동기시키며 Metastability방지를 위함. - Debouncer : 기계적 진동때문에 1이나 0으로 안정된 값을 바로 갖지 못하므로 이러한 채터(chatter)또는 바운스(bounce)를 제거한다. - Level to pulse converter : 여러 클럭 사이클 동안 1또는0이 입력되므로 신호를 한 클럭 동안에만 1이나 0이 되는것이 필요한 경우에 사용한다. - 버튼을 누르는 동작은 사람의 개념으로는 잠깐이지만 매우 오랫동안 1이 유지되기 때문에 이를 펄스 신호로 바꾸어 처리하면 편리한 경우가 있다. - idel 상태 : 1을 받아들일 수 있는 ..

[12] CH8 순차논리회로 < 비동기-동기 카운터, FSM >
Computer Architecture/논리회로2022. 1. 9. 14:09[12] CH8 순차논리회로 < 비동기-동기 카운터, FSM >

Synchronous(동기) 회로 - 모든 F/F이 동시에 동작. 즉, clock의 rising edge에 동시 동작한다. - 모든 F/F의 clk단자에 같은 clock 신호가 입력된다. - 설계가 쉽다. Asynchronous(비동기) 회로 - 모든 F/F이 동시에 동작하지 않는다. - 모든 F/F의 clk단자에 같은 clock신호가 입력되지 않는다. - 설계가 어렵다. - 경우에 따라서는 속도 향상 효과가 있다. - 비동기 회로의 문제점 중 하나인 지연시간이 포함된다. - 원인 : 카운터의 모든 플립플롭이 동시에 변하지 않는다. - 단점 : 변하는 중간에 다른..

[11] CH8 순차논리회로 < 플립플롭(Filp-Flops) >
Computer Architecture/논리회로2022. 1. 8. 12:38[11] CH8 순차논리회로 < 플립플롭(Filp-Flops) >

- Clock신호는 주기적인 square wave - Clock 신호는 의미있는 정보를 보낸다기 보다는 타이밍을 맞추기 위해 사용 - Clock에 맞추어 Latch 또는 플립플롭들이 동시에 정보를 저장한다. - 플립플롭은 Clock신호가 변화하는 시점인 edge(엣지)에 맞추어 동작한다. (Edge - sensitive) - Latch는 엣지가 아니라 Clock 신호 값의 수준(EN)에 맞추어 동작한다.(Level - sensitive) - Rising edge에 맞추어 동작하는 플립플롭을 rising edge triggered F/F이라고 한다. - Falling edge에 맞추어 동작하는 플립플롭을 falling edge triggered F/F이라고 한다..

[10] CH8 순차논리회로 < 래치(Latch) >
Computer Architecture/논리회로2022. 1. 6. 21:46[10] CH8 순차논리회로 < 래치(Latch) >

조합 회로(Combinational Logic) - 값을 저장하지 못함 - 클럭을 사용하지 않음 - 입력의 변화가 출력에 바로 반영됨 - 예) 가산기,(디)멀티플렉서,디코더,인코더 etc 순차회로(Sequential Logic) - 값을 저장하는 래치,플립플롭,레지스터(플립플롭의 모임),메모리 등의 소자가 있어 현재상태를 저장 - 클럭을 사용하여 값을 저장 - 입력이 변화해도 주로 클럭의 에지에서 값이 저장된다. - 예) 카운터,레지스터,클럭 분배기,FSM etc - Set : S신호가 0일 때 Q값은 1 - Reset : R신호가 0일 때 Q값은 0 - S,R신호는 0일때 활성화되는 active low신호입니다. < SR La..

[9] CH7 조합논리회로 < 3상태 버퍼 >
Computer Architecture/논리회로2022. 1. 5. 14:07[9] CH7 조합논리회로 < 3상태 버퍼 >

- Logic 1을 gate에 가하면 on - Logic 0을 gate에 가하면 off - Logic 1을 gate에 가하면 off - Logic 0을 gate에 가하면 on 출력 OUT가 1이 되기 위해서는 - D'*(A'+(B'*C')) : D는 무조건 연결되야 하고, A 혹은 B,C가 연결되어야 합니다. - (D+A*(B+C)' : D가 끊어지거나, A또는B가 끊어져야 합니다. tri-state : 0,1,high impedence 3가지 상태를 가진다. en = 0일때 h..

[7] CH7 조합논리회로 < 인코더 >
Computer Architecture/논리회로2022. 1. 5. 09:52[7] CH7 조합논리회로 < 인코더 >

- 디코더와 반대되는 기능을 수행합니다. 개별적인 입력을 코드화 합니다. - 4 to 2 인코더의 경우 실제 입력은 16가지 조합입니다. - 값이 있는 4가지의 경우 외에는 입력이 안 될 경우에만 사용 가능 - D3의 값이 제일 우선하여 이 값이 1이면 출력은 11 - D3가 0일 경우 D2의 값이 우선하여 이값이 1이면 출력은 10 - D3와 D2가 0일 경우 D1이 1이면 출력은 01 - D3, D2, D1모두 0이고 D0가 1이면 출력은 00 - 모두 0이면 효한 코드가 없으므로 V=0

[6] CH7 조합논리회로 < 디코더 >
Computer Architecture/논리회로2021. 11. 16. 17:06[6] CH7 조합논리회로 < 디코더 >

디코더 n비트로 된 2진 코드는 서로다른 2**n개의 정보를 표현할 수 있다. 디코더는 입력선에 나타나는 n비트 2진코드를 최대 2**n가지 정보로 바꿔주는 조합논리회로이다. 인에이블(enable)단자를 가지고 있는 디코더와 각종 코드를 상호 변환하는 디코더도 있다. 1. 1X2 디코더 1X2 디코더는 입력 1개와 출력2개로 구성된다. 입력 1개에 따라 출력 2개 중 하나가 선택된다. 2, 2X4 디코더 2X4 디코더는 입력2개와 출력4개로 구성된다. 두 입력에 따라 출력 4개 중 하나가 선택된다. 하지만 실제IC들은 AND게이트가 아닌 NAND게이트로 구성되어 있으며, 출력은 다음 그림과 같이 반대로 된다. 대부분의 디코더 IC는 인에이블 입력이 있어서 회로를 제어한다. 다음 그림과 같이 인에이블이 0..

[5] CH7 조합논리회로 < 가산기 , 비교기 >
Computer Architecture/논리회로2021. 11. 16. 16:24[5] CH7 조합논리회로 < 가산기 , 비교기 >

조합논리회로는 AND,OR,NOT 세 가지 기본 논리회로의 조합으로 만들어지며, 입력신호 논리게이트 및 출력신호로 구성된다. 논리게이트는 입력신호를 받아서 출력신호를 생성하며, 이과정에서 2진 입력데이터를 조합하여 원하는 2진 출력 데이터를 생성한다. 이번 장에서는 조합논리회로의 기본이 되는 가산기(adder),비교기(comparator),디코더(decoder),인코더(encoder),멀티플렉서(multiplexer),디멀티플렉서(demultiplexer),코드 변환기(code converter)등의 회로를 설계하는 방법과 이들 회로를 이용하는 방법에 대해서 알아본다. 가산기 1. 반가산기 한 자리 2진수 2개를 입력하여 합과 캐리를 계산하는 덧셈 회로. 캐리C는 입력A,B모두 1인 경우에만 1이 되고,..

[4] CH6 논리식의 간소화
Computer Architecture/논리회로2021. 11. 16. 10:40[4] CH6 논리식의 간소화

이전 장에서는 불 대수의 법칙을 이용하여 논리식을 간소화하는 과정을 살펴보았다. 불대수를 이요하여 간소화하는 방법은 복잡하고 실수할 확률도 높으며, 간소화되었는지 검증하기도 어렵다. 그래서 빠른 간소화 방법인 카르노 맵과 퀸- 맥클러스키방법을 사용합니다. 카르노 맵 카르노 맵은 함수에서 사용할 최소항들을 각 칸 안에 넣어서 표로 만들어 놓은 것이다. 2변수는 4개 3변수는 8개 4변수는 16개의 칸이 필요하다. 카르노 맵을 사용하는 방법을 알아보자. 함수의 출력이 1이 되는 최소항의 카로노 맵에 1을 넣는다. 나머지 빈 곳은 0으로 채우거나 비워도 된다. 무관(don't care)항인 경우에는 x나d로 표기한다. 무관항이란 입력값이 0이어도 되고 1이어도 되는 즉, 입력이 결과에 영향을 미치지 않는 최소..

[3] CH5 불 대수
Computer Architecture/논리회로2021. 11. 8. 01:32[3] CH5 불 대수

불대수는 기본적으로 AND,OR,NOT를 이용하여 표현한다. AND식은 곱셈 형식, OR식은 덧셈 형식으로 표현하며, NOT식은 A'로 표현한다. 불대수 법칙 볼 대수의 기본 법칙 1.A+0=A 2.A*1=A 3.A+1=1+A=1 4.A*0=0 5.A+A=A 6.A*A=A 7.A+A' = 1 8.A'*A=0 9.A''=A 교환법칙 10.A+B = B+A 11.A*B=B*A 결합법칙 12.(A+B)+C = A+(B+C) 13.(A*B)*C = A*(B*C) 분배법칙 14.A*(B+C) = A*B+B*C 15.A+B*C = (A+B)*(A+C) 드모르간의 정리 16.(A+B)' = A'B' 17.(A*B)' = A' + B' 흡수 법칙 18.A+A*B = A 19.A*(A+B) = A 합의의 정리 20.AB..

image