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이전 글)  [7] CXL - Link layer - Retry이전글)  [6] CXL - Link layer - Flit Packing이전글) [5] CXL - Transaction layer - Transaction FlowCXL spec이 매우 방대한 내용을 담고 있기 때문에 본 블로그에서는 CXL spec을 이해하기 위해 도움이 될 만한 것들을returnclass.tistory.com ARB/MUX 소개  CXL은 크게 두 가지 종류의 도메인으로 구성되어 있습니다. 하나는 CXL.io/PCIe 도메인이며, 또다른 도메인은 CXL.cache + CXL.mem 도메인입니다. 많은 사람들이 CXL.io 도메인, CXL.cache 도메인, CXL.mem 도메인으로 나누어져 있는 줄 알지만 이는 잘못된 정..

이전글)  [6] CXL - Link layer - Flit Packing이전글) [5] CXL - Transaction layer - Transaction FlowCXL spec이 매우 방대한 내용을 담고 있기 때문에 본 블로그에서는 CXL spec을 이해하기 위해 도움이 될 만한 것들을 골라서 간략히 정리하였습니다. 자세returnclass.tistory.com  Link Layer를 통한 신뢰성있는 데이터 전송Link Layer는 CXL (Compute Express Link)에서 신뢰성 있는 데이터 전송을 보장하기 위해 중요한 역할을 합니다. 이 계층은 데이터 전송의 기본 단위인 flit을 패킹하고 언패킹하며, 전송된 데이터의 무결성을 확인하고 오류가 발생했을 때 이를 처리하는 메커니즘을 제공합니..

이전글) [5] CXL - Transaction layer - Transaction FlowCXL spec이 매우 방대한 내용을 담고 있기 때문에 본 블로그에서는 CXL spec을 이해하기 위해 도움이 될 만한 것들을 골라서 간략히 정리하였습니다. 자세한 내용은 PCIe/CXL spec을 참고해주세요. 이전returnclass.tistory.com Link Layer 소개  CXL에서 Link Layer는 흔히 CXL 코어라고도 불리며, 두 가지 주요 역할을 담당합니다. 첫 번째는 CXL에서 데이터 이동의 기본 단위인 flit을 패킹하고 언패킹하는 것이고, 두 번째는 CRC 생성을 통해 데이터의 무결성을 확인하며, 필요시 retry 메커니즘을 실행하는 것입니다. 이 retry 방식은 PCIe의 ack/n..

이전글) [2] UCIe - Protocol Layer이전글)  [1] UCIe (Universal Chiplet Interconnect Express) 개요개별적으로 패키징되고 상호 연결된 작은 기능으로 대규모 시스템을 구축하는 것이 더 경제적인 것으로 입증될 수 있습니다. (고든 무어) returnclass.tistory.com  Die-to-Die Adapter Die-to-Die Adapter는 UCIe에서 protocol layer와 physcial layer 사이에서 중요한 역할을 수행하는 장치입니다. adapter의 주요 역할은 신뢰할 수 있는 data 전송을 보장하고, 여러 protocol layer가 있을 경우 이를 arbitration하고 multiplexing하는 것입니다.  Die-..

이전글)  [1] UCIe (Universal Chiplet Interconnect Express) 개요개별적으로 패키징되고 상호 연결된 작은 기능으로 대규모 시스템을 구축하는 것이 더 경제적인 것으로 입증될 수 있습니다. (고든 무어)  UCIe는 Universal Chiplet Interconnect Express의 약자로, 칩렛(creturnclass.tistory.com  UCIe와 주요 프로토콜에 대한 이해 UCIe (Universal Chiplet Interconnect Express)는 다양한 프로토콜을 연결하여 데이터 전송을 가능하게 하는 인터페이스입니다. 이 기술은 특히 PCIe(Peripheral Component Interconnect Express)와 CXL(Compute Expre..

이전글) [0] Why Chiplets?개별적으로 패키징되고 상호 연결된 작은 기능으로 대규모 시스템을 구축하는 것이 더 경제적인 것으로 입증될 수 있습니다. (고든 무어)   칩렛(Chiplet)이 중요해지게 된 이유는 반도체 산업returnclass.tistory.com 개별적으로 패키징되고 상호 연결된 작은 기능으로 대규모 시스템을 구축하는 것이 더 경제적인 것으로 입증될 수 있습니다. (고든 무어)  UCIe는 Universal Chiplet Interconnect Express의 약자로, 칩렛(chiplet)들 간의 효율적이고 고성능 통신을 가능하게 하는 open-standard 입니다. UCIe standard는 여러 vendor에서 개발된 chiplet이 하나의 SoC내에서 쉽게 통합될 수 ..

개별적으로 패키징되고 상호 연결된 작은 기능으로 대규모 시스템을 구축하는 것이 더 경제적인 것으로 입증될 수 있습니다. (고든 무어)   칩렛(Chiplet)이 중요해지게 된 이유는 반도체 산업의 여러 기술적, 경제적 변화와 도전 과제에 기인합니다. 칩렛 기술은 이러한 문제들을 해결하고 새로운 기회를 제공하는 중요한 접근 방식으로 떠오르고 있습니다. 다음은 칩렛이 중요해진 주요 이유들입니다: 1. 무어의 법칙 한계무어의 법칙은 반도체 업계에서 오랜 기간 동안 사용된 법칙으로, 동일한 비용으로 칩에 집적할 수 있는 트랜지스터 수가 약 18~24개월마다 두 배로 증가한다고 예측했습니다. 하지만 최근 몇 년 동안 트랜지스터의 집적도 증가 속도는 점차 둔화되고 있으며, 칩 제조 공정의 미세화(예: 5nm, 3n..

이 글은 제가 PCIe를 공부하면서 겪은 시행착오를 바탕으로 정리한 글입니다. PCIe를 처음 접하는 분들에게 좋은 길라잡이가 되었으면 합니다.  이전 글)  [10] PCIe - Physical Layer (LTSSM) - 2 returnclass.tistory.com  PIPE PIPE(PHY Interface for the PCI Express) 인터페이스는 인텔이 개발한 표준 인터페이스로, PCI Express(PCIe)의 물리 계층(PHY)과 프로토콜 계층 간의 상호작용을 최적화하기 위해 설계되었습니다. 이 인터페이스는 데이터 전송의 효율성과 호환성을 극대화하여, 다양한 제조업체들이 PCIe 호환 제품을 빠르고 쉽게 개발할 수 있도록 돕습니다. PIPE는 8b/10b 또는 128b/130b en..

CXL spec이 매우 방대한 내용을 담고 있기 때문에 본 블로그에서는 CXL spec을 이해하기 위해 도움이 될 만한 것들을 골라서 간략히 정리하였습니다. 자세한 내용은 PCIe/CXL spec을 참고해주세요. 이전 글)  [4] CXL - Transaction layer - CXL.mem protocol returnclass.tistory.com 이 글에서는 CXL transaction의 주요 동작을 예시를 통해 자세히 설명하겠습니다. 예시 1: Host의 Cacheable Read 요청 호스트가 캐시 가능한 non-exclusive line의 사본을 요청하는 상황을 고려해봅시다. 요청은 "SnpData" semantics를 사용하여 비독점적 특성을 전달합니다. 이 예에서, 요청은 DCOH(Devic..