UVM & RTL/Verilog HDL2022. 6. 14. 14:52[Verilog HDL] CH7 조건문, 다중분기
조건문 조건문은 특정 조건에 따라서 결정하기 위해 이 조건은 문장을 수행할지 말지를 결정하는데 사용된다. // 형식 1 if(!lock) buffer = data; // 형식 2 if(number_queued < MAX_Q_DEPTH) begin data_queue = data; number_queued = number_queued + 1; end else $display("Queue Full. Try again"); // 형식 3 // ALU 제어 신호에 따라 문장을 수행한다. if(alu_control == 0) y = x + z; else if(alu_control == 1) y = x - z; else $display("Invalid ALU control signal"); 다중 분기 위의 조건문의..