'UVM & RTL/Verilog HDL' 카테고리의 글 목록 (4 Page)

2022. 1. 22. 10:49[13] Verilog HDL FSM 이론 및 실습

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2022. 1. 22. 09:44[12] Verilog HDL Pipeline 설계

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2022. 1. 21. 22:52[11] Verilog HDL Pipeline 이론

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2022. 1. 21. 22:03[10] Verilog HDL Counter설계 실습

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2022. 1. 21. 21:09[9] Verilog HDL Overflow와 최적의 bit

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2022. 1. 20. 22:52[8] Verilog HDL 사칙연산 실습

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2022. 1. 20. 22:03[7] Verilog HDL D Filp-Flop 실습

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UVM & RTL/Verilog HDL2022. 1. 20. 17:18[6] Verilog HDL clock 실습

이번 장에서는 디지털 회로의 핵심인 Clock을 설계해보겠습니다. 클럭신호는 논리상태1과0이 주기적으로 나타나는 신호를 뜻합니다. 디지털 회로에서 클럭이 중요한데 클럭 신호에 맞추어 신호의 처리를 하는 동기 처릴르 위해 사용합니다. 즉 사람과 비유하자면 심장 박동과 유사합니다. 클럭 신호의 요소 중 주기와 주파수가 있습니다. 주파수는 초당 클럭신호가 진동한 갯수를 뜻하는데 만약 1초동안 한번 진동했다면 1Hz가 됩니다. 이때의 주기는 1초동안 한번 진동했으므로 1s가 됩니다. 예를 들어 100MHz는 초당 100메가번 진동 즉, 1억번 진동한 것이고, 이때 주기는 10ns가 됩니다. 오버클럭(over clock)이라는 말을 들어보셨나요? 오버클럭은 컴퓨터 부품이 제조업체에 의해 설계된 것 보다 강제로 더..

UVM & RTL/Verilog HDL2022. 1. 15. 23:51[5] Verilog HDL 모듈, 테스트 벤치

Verilog의 모듈과 포트선언 - 포트목록(port_list)에는 입력, 출력, 입출력 신호를 열거합니다. - 포트 선언부에서 input, output, inout(양방향) 중 하나로 선언하고 이때 비트 수도 명시합니다. - output과 inout에 대해서는 reg 또는 wire정의가 같이 있을 수 있습니다. - input에 대해서는 기본적으로 wire이므로 다시 정의할 필요가 없습니다. 모듈의 포트 선언 - 몇가지 스타일의 포트를 선언할 수있습니다. 왼쪽이 standard입니다. 모듈 분할 왼쪽과 오른쪽 모듈을 각각 따로 생각하여 HDL을 작성할 수 있습니다. 하위 모듈 : stage1 하위 모듈 : stage2 상위 모듈 : top 모듈 인스턴스(instantiation) 방법 - 포트순서에 의한..

UVM & RTL/Verilog HDL2022. 1. 15. 21:29[4] Verilog HDL 순차 회로 기술

순차논리회로 종류 - 래치(latch), 플립플롭(flip/flop), 메모리 래치 - 잘 사용하지 않으며, 의도하지 않는 래치는 만들지 말아야 합니다. F/F - JK F/F, T F/F은 합성시 사용하지 않는다. - D F/F만 사용한다. 메모리 - ROM은 설계 구분으로는 조합논리회로이다. - SRAM은 합성 가능하다. D F/F 동작 - 언제나(always) clk의 양의 에지(posedge clk)일때 (@) q에 d를 저장한다.(q

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