2022. 1. 22. 11:26[14] Verilog HDL FSM 실습응용

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2022. 1. 22. 10:49[13] Verilog HDL FSM 이론 및 실습

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2022. 1. 22. 09:44[12] Verilog HDL Pipeline 설계

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2022. 1. 21. 22:52[11] Verilog HDL Pipeline 이론

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2022. 1. 21. 22:03[10] Verilog HDL Counter설계 실습

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2022. 1. 21. 21:09[9] Verilog HDL Overflow와 최적의 bit

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2022. 1. 20. 22:52[8] Verilog HDL 사칙연산 실습

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2022. 1. 20. 22:03[7] Verilog HDL D Filp-Flop 실습

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[6] Verilog HDL  clock 실습
UVM & RTL/Verilog HDL2022. 1. 20. 17:18[6] Verilog HDL clock 실습

이번 장에서는 디지털 회로의 핵심인 Clock을 설계해보겠습니다. 클럭신호는 논리상태1과0이 주기적으로 나타나는 신호를 뜻합니다. 디지털 회로에서 클럭이 중요한데 클럭 신호에 맞추어 신호의 처리를 하는 동기 처릴르 위해 사용합니다. 즉 사람과 비유하자면 심장 박동과 유사합니다. 클럭 신호의 요소 중 주기와 주파수가 있습니다. 주파수는 초당 클럭신호가 진동한 갯수를 뜻하는데 만약 1초동안 한번 진동했다면 1Hz가 됩니다. 이때의 주기는 1초동안 한번 진동했으므로 1s가 됩니다. 예를 들어 100MHz는 초당 100메가번 진동 즉, 1억번 진동한 것이고, 이때 주기는 10ns가 됩니다. 오버클럭(over clock)이라는 말을 들어보셨나요? 오버클럭은 컴퓨터 부품이 제조업체에 의해 설계된 것 보다 강제로 더..

Computer Architecture/컴퓨터 구조2022. 1. 19. 19:53[18] CH2 명령어:컴퓨터 언어 < 함정 및 결론 >

오류 : 강력한 명령어를 사용하면 성능이 좋아진다. x86명령어가 강력한 이유 중 하나는 명령어 실행 방식을 변경하는 접두사를 가지고 있기 때문입니다. 접두사를 쓰지 않고 표준 명령어만 사용해서 데이터를 레지스터에 적재했다가 다시 메모리에 저장하는 방식을 사용할 수도 있습니다. 공평한 비교를 위해 순환문 오버헤드가 없도록 순환문으로 만들지 말고 명령어를 반복적으로 늘어놓는 방법을 쓰면 접두사를 쓴 것보다 더 빠릅니다. 오류 : 최고 성능을 얻기 위해 어셈블리 언어로 프로그램 작성하기 컴파일러의 눈부신 발전으로 어셈블리 프로그래머가 기계에 밀린다. 함정 : 바이트 주소를 사용하는 컴퓨터에서 인접 워드 간 주소 차이가 1이 아니라는 사실을 잊는것. 많은 어셈블리 프로그래머들이 주소를 하나 증가시키면 다음 워..

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