[Verilog HDL] CH4 모듈과 포트
UVM & RTL/Verilog HDL2022. 6. 14. 14:32[Verilog HDL] CH4 모듈과 포트

모듈 모듈 정의는 항상 키워드 module로 시작한다. 모듈 정의의 처음에는 모듈 이름, 포트리스트, 포트 선언, 그리고 선택적으로 파라미터가 온다. 포트리스트와 포트 선언은 외부 환경과 연결할 때만 쓴다. endmodule문은 반드시 모듈 정의의 마지막에 와야한다. SR 래치는 S와R을 가지고 입력 포트로, Q와 Q_bar를 출력 포트로 가진다. 포트 포트는 모듈이 외부 환경과 소통할 수 있는 인터페이스이다. 모듈 정의는 선택적인 포트 리스트를 포함하지만 모듈이 외부 환경과 상호 작용을 하지 않는다면, 모듈은 포트를 가지지 않는다. 최상위 모듈 Top의 내부에서 파생된 4bit full_adder를 보면 모듈 Top이 최상위 모듈이며, 모듈 fulladd4는 Top 밑으로 파생된다. 그리고 포트 a,b..

image