Introduce Verilog에서는 다양한 행위 수준의 타이밍 제어구조를 사용할 수 있다. 지연 기반 타이밍 제어(delay-based timing control) 사건 기반 타이밍 제어(event-based timing control) 준위-구동 타이밍 제어(level-sensitive timing control) 지연 기반 타이밍 제어 수식문 안에서 지연 기반 타이밍 제어는 문장을 만나고 그것이 수행되는 사이의 시간 지연을 지정한다. 지연은 기호 #에 의해서 지정된다. 절차적 할당을 위한 지연에는 3가지 형태가 있다. 정규 지연 제어 내부 할당 지연 제어 제로 지연 제어 정규지연 제어 절차적 할당의 왼쪽에 0값이 아닌 지연이 지정될때 사용한다. 사용법은 다음과 같다. parameter latency..

HDL : Hardware Description Language 디지털 논리 회로의 문자 표현 - 그림(schematic)보다 만들거나 고치기 쉬움 - 그러나 HDL 설계시에는 항상 그림(schematic)을 생각해야 함 HDL은 "programming languages"가 아님 - 매우 비슷하게 보이지만 프로그램처럼 작성하면 안된다. (verilog와 C가 상당히 유사함) - 뛰어넘어야 할 가장 중요하고 어려운 개념 - C : 순차적(sequential) 실행 - HDL : 병렬적(parallel) 실행 - 컴파일 방법은 비슷함 - C : Source > 컴파일 > 실행파일 - HDL : Source > 컴파일 > 시뮬레이션 > 합성(synthesis) > Hardware SW와 HW의 차이 위 그림과..