[DRAM] 디코더와 리던던시

Introduce 

최근의 DRAM디바이스는 제조상에서 복잡한 반도체 공정에 의존하는데, 실리콘 웨이퍼 상의 결함이나 작은 공정 변화는 직접적으로 결함이 있는 셀, 워드라인, 비트라인 등으로 이어집니다. 몇몇 결함들을 견뎌내고 수율을 높이기 위해 선택한 방법은 여분의 로우와 칼럼을 사용하는 것입니다. 밑은 여분의 워드라인과 여분의 비트라인의 어레이를 보여줍니다. 

DRAM 디바이스에서 DRAM 어레이의 각각의 row는 laser programmable link를 통해 선택적으로 끊을 수 있도록 디코더에 연결되어 있습니다. 셀이나 전체 워드라인에 결함이 있다고 발견하면, 그 로우의 기본 디코더상의 레이저 혹은 전기적인 프로그래머블 링크는 그 기본 디코더에 연결되어 있는 워드라인을 끊고, 여분의 로우가 끊어진 로우의 주소와 일치하도록 어드레스 라인을 연결합니다. 

위는 DRAM셀의 row를 구동하는데 사용되는 여분의 디코더 설계의 표준을 보여줍니다. 기본 디코더는 기본적으로 n개의 입력을 가지는 NOR게이트와 같습니다. 여분 디코더는 2n개의 입력을 가지는 NOR 게이트와 동일합니다. 

로우 디코더 교체의 예

위는 16개의 표준 row와 2개의 여분의 row를 가진 DRAM 어레이에서 기본 디코더의 여분 디코더로의 교체를 보여줍니다. 그림의 가장 위에있는 디코더는 0b1111의 주소를 활성화되고, 16개의 기본 디코더들은 각각 16개의 표준 row 중 하나와 연결됩니다. 그림에서는 0b1010에 문제가 있다는 것을 발견하고, row 0b1010의 기본 디코더의 연결이 끊어집니다. 그 다음 여분 디코더의 입력들이 선택적으로 끊어지고 남아 있는 입력들은 0b1010의 주소에 연결됩니다. 이러한 방법으로 여분의 디코더와 그 로우는 0b1010로우의 저장 책임을

떠맡습니다. (이거 그림 틀린거지? 1010 > 1011)