< Clock 신호 >
- Clock신호는 주기적인 square wave
- Clock 신호는 의미있는 정보를 보낸다기 보다는 타이밍을 맞추기 위해 사용
- Clock에 맞추어 Latch 또는 플립플롭들이 동시에 정보를 저장한다.
< 플립플롭 개요 >
- 플립플롭은 Clock신호가 변화하는 시점인 edge(엣지)에 맞추어 동작한다. (Edge - sensitive)
- Latch는 엣지가 아니라 Clock 신호 값의 수준(EN)에 맞추어 동작한다.(Level - sensitive)
- Rising edge에 맞추어 동작하는 플립플롭을 rising edge triggered F/F이라고 한다.
- Falling edge에 맞추어 동작하는 플립플롭을 falling edge triggered F/F이라고 한다.
< Classical D F/F >
- 전통적 구조의 rising edge-triggered D F/F
- C=0 이면 S=1,R=1이 되므로 Q 상태를 유지한다.
- C=0에서 C=1이 되고 이때 D=0이라면 오른쪽 SR래치에서 S=1,R=0이 입력되므로 Reset으로 동작한다.
- 따라서 C=0에서 C=1이 되는 순간(rising edge)에 D=0값을 받아 Q=0이 된다.
< D F/F의 상태표 >
< Edge-triggered D F/F >
- Edge-triggered D F/F = Pulse transition detector + D Latch >
- Pulse transition detector가 아주 짧은 시간만 D Latch의 EN=1로 하므로 마치 edge에 값을 받아들이는 동작의 효과를 낸다.
- 신호가 inverter를 통과할 때의 지연시간을 이용하여 짧은 시간동안만 1이되는 일종의 glitch(spike)를 발생시킴
< Master -Slave D F/F >
- 앞의 2가지 D F/F과 동작이 동일하다.
- 2개의 D latch를 사용하여 구성한다.
< Master - Slave D F/F의 동작 메커니즘 >
- clk = 0 일때 받아드리면서 저장.
- clk = 1 내보낸다.
< JK F/F >
- JK F/F는 특히 카운터를 만들 때 유용하게 사용가능하다.
< JK F/F의 동작 >
1. J=0, K=0
- 모두 0일때는 SR래치에 1,1값이 들어가 현재 상태를 유지 한다.
2. J=0, K=1
- 무조건 SR래치에서 1,0 값이 들어가기 때문에 Reset으로 동작한다.
3. J=1, K=0
- 무조건 SR래치에서 0,1 값이 들어가기 때문에 Set으로 동작한다.
4. J=1, K=1
- Q값이 0이였다면 1로 Set되고, Q값이 1이였다면 0으로 Reset된다. : Toggle
< JK F/F의 상태표와 파형 >
< T F/F >
- T F/F은 JK F/F의 입력 J와 K를 연결하여 T입력으로 함.
< 비동기 리셋 D F/F >
동기(Synchronous)
- 클럭 신호에 맞추어 값이 변할 경우
비동기(Asynchronous)
- 클럭 신호와 상관없이 값이 변할 경우
< JK F/F with Async. Set and Reset >
- preset(active-low)값이 0이되면 자연스럽게 Q값이 1 Set이 된다.
- clear(active-low)값이 1이되면 자연스럽게 Q값이 0 Reset이 된다.
< D F/F의 상태표(State table)와 여기표(Excitation table) >
- D F/F의 경우 입력 d의 값이 현재상태 p에 상관없이 다음상태 n값으로 됨
- 따라서 다음 상태 n을 0으로 만들고 싶다면 d=0, n=1로 만들고 싶다면 d=1을 입력
< T F/F의 상태표(State table)와 여기표(Excitation table) >
< JK F/F의 상태표(State table)와 여기표(Excitation table) >
- JK F/F의 여기표는 가능한 외우는 것이 다음장 설계에서 매우 유용하다.
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